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学过Verilog HDL的告知这段代码啥意思?

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genvar i;
generate
for (i=0; i<=7; i=i+1) begin : gen_addr
LUT6 #(
.INIT ({52'd0,
SRC_ADDR[i],
SRC_ADDR[i+8],
SRC_ADDR[i+16],
SRC_ADDR[i+24],
SRC_ADDR[i+32],
SRC_ADDR[i+40],
DEST_ADDR[i],
DEST_ADDR[i+8],
DEST_ADDR[i+16],
DEST_ADDR[i+24],
DEST_ADDR[i+32],
DEST_ADDR[i+40]
}) // Specify LUT Contents
) LUT6_inst (
.O (lut_data[i]),
.I0 (packet_count[0]),
.I1 (packet_count[1]),
.I2 (packet_count[2]),
.I3 (packet_count[3]),
.I4 (1'b0),
.I5 (1'b0)
);
end
endgenerate


1楼2016-01-18 20:40回复