回复：你出题，我来做。

楼主看你了

求助基于verilog HDL file语言的万年历的课程设计，module开头的编程

可以帮忙做个直流电机调速吗？

步进电机四相16拍会么，会就回我，我加你QQ

主要内容：
在本课程设计中使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35开发板的资源，实现一个直接数字频率合成器，直接数字频率合成（DDS）是一种新的频率合成技术和信号产生的方法，具有超高速的频率转换时间、极高的频率分辨率分辨率和较低的相位噪声，在频率改变与调频时，DDS能够保持相位的连续，因此很容易实现频率、相位和幅度调制。
工作过程为:
1, 将存于数表中的数字波形,经数模转换器D/A,形成模拟量波形.
2, 改变寻址的步长来改变输出信号的频率. 步长即为对数字波形查表的相位增量.由累加器对相位增量进行累加, 累加器的值作为查表地址.
3, D/A输出的阶梯形波形,经低通(带通)滤波,成为质量符合需要的模拟波形.
扩展内容：
1、在液晶显示屏显示波形状态。

这是数字时钟分频器的一段代码，不太明白，请大神稍作讲解，谢谢
library ieee;
use ieee.std_logic_1164.all;
entity fredivider is
port
(clkin: in std_logic;
clkout:out std_logic);
end fredivider;
architecture divider of fredivider is
constant N:integer:=999999; ------------使N等于整数999999，完成一兆分频
signal counter:integer range 0 to N;
signal clk: std_logic;
begin
process(clkin)
begin
if rising_edge(clkin) then -----------上升沿到来时
if counter=N then
counter<=0;
clk<=not clk; ------------时钟反向
else
counter<=counter+1;
end if;
end if;
end process;
clkout<=clk;
end divider ;